개인적인 지식을 바탕으로 자신이 이해한 내용을 작성해 보세요. 프론트엔드 디자인(논리적 디자인이라고도 함)과 백엔드 디자인(물리적 디자인이라고도 함) 사이에는 엄격한 경계가 없습니다.
1. 사양 공식화
칩 사양은 기능 목록과 마찬가지로 고객이 칩 설계 회사(팹리스라고 불리는 팹리스 설계 회사)에 제시하는 설계 요구 사항입니다. 칩이 달성해야 하는 특정 기능 및 성능 요구 사항.
2. 세부 설계
팹리스는 고객이 요청한 사양에 따라 설계 솔루션과 구체적인 구현 아키텍처를 제시하고 모듈 기능을 구분합니다.
3.HDL 코딩
하드웨어 설명 언어(VHDL, Verilog HDL, 업계에서는 일반적으로 후자를 사용함)를 사용하여 코드에서 모듈 기능을 설명하고 구현합니다. 실제 하드웨어 회로 기능은 HDL 언어를 통해 기술되어 RTL(레지스터 전송 수준) 코드를 형성합니다.
4. 시뮬레이션 검증
시뮬레이션 검증은 코딩 설계의 정확성을 테스트하는 것으로, 테스트 표준은 첫 번째 단계에서 수립한 사양입니다. 설계가 사양의 모든 요구 사항을 정확하게 충족하는지 확인하십시오. 사양은 설계가 올바른지 여부를 판단하는 표준입니다. 사양을 위반하거나 충족하지 않는 경우 설계와 코딩을 수정해야 합니다.
설계 및 시뮬레이션 검증은 검증 결과가 사양을 완전히 준수할 때까지 반복되는 프로세스입니다.
시뮬레이션 검증 도구 Synopsys의 VCS.
5. 논리 합성 - 설계 컴파일러
시뮬레이션 검증을 통과한 후 논리 합성이 수행됩니다. 로직 합성의 결과는 설계 및 구현된 HDL 코드를 게이트 레벨 넷리스트(netlist)로 변환하는 것입니다. 합성에는 영역, 타이밍 및 기타 대상 매개변수 측면에서 합성 회로가 충족하기를 원하는 표준인 제약 조건 설정이 필요합니다. 논리 합성은 특정 합성 라이브러리를 기반으로 해야 하며, 서로 다른 라이브러리에서는 게이트 회로의 기본 표준 셀의 영역 및 타이밍 매개변수가 다릅니다. 따라서 선택한 종합 라이브러리에 따라 합성된 회로의 타이밍과 영역이 달라집니다.
일반적으로 합성이 완료된 후 시뮬레이션 검증을 다시 수행해야 합니다(이를 사후 시뮬레이션이라고도 하며 이전의 것을 사전 시뮬레이션이라고 합니다).
논리 합성 도구 Synopsys의 디자인 컴파일러.