1. ISE 프로젝트에서 "디자인 요약 보기"를 엽니다.
2. 오른쪽 디자인 요약 창의 '상세 보고서'에서 '지도 보고서'를 선택하세요.
3. 아래와 같은 내용이 나옵니다.
설계 요약
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로직 활용:
1. 활용률
슬라이스 플립 플롭 수: 178,176개 중 11,555개 6
슬라이스 내부 FF 레지스터 활용률: 6
4개 입력 LUT 수: 178,176개 중 21,446개 12
4 입력 LUT 활용: 12
로직 배포:
2. 사용된 FPGA 리소스 배포
점유 슬라이스 수: 16,079 89,088개 중 18개
점유된 조각 수: 18.
슬라이스에 2개의 LUT가 있고 칩에 총 100개의 슬라이스 유닛이 있다면, 즉 200개의 LUT 유닛이 있다면, 우리 디자인이 24개의 LUT 유닛을 사용한다면, LUT는 18개의 슬라이스로 분산되어 있으며 이것이 바로 현재 상황입니다. 즉, 슬라이스 활용률은 18(18/100)이고, LUT 활용률은 12(24/200)이다.
관련 로직만 포함하는 슬라이스 수: 16,079개 중 16,079개 100
관련 로직만 포함하는 슬라이스 비율: 100
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관련 없는 로직을 포함하는 슬라이스: 16,079개 중 0개 0
슬라이스에 관련 없는 로직이 포함되어 있으며, 그러한 슬라이스의 비율: 0
* 관련 없는 로직의 효과에 대한 설명은 아래 참고를 참조하세요< /p>
4개의 입력 LUT 총 개수: 178,176개 중 25,027개 14
3. 4개의 입력 LUT 활용 개수: 14
로직으로 사용된 개수: 21,446
설계 LUT 수: 21446
루트 스루로 사용되는 수: 787
라우팅에 사용되는 LUT: 787
듀얼에 사용되는 수 포트 RAM: 2,596
듀얼 포트 RAM에 사용되는 LUT: 2596
(듀얼 포트 RAM당 2개의 LUT가 사용됨)
각 듀얼 포트 RAM은 2개의 LUT로 구성됩니다.
16x1 RAM으로 사용된 수: 64
16x1RAM으로 사용된 LUT: 64
시프트 레지스터로 사용된 수: 134
사용된 LUT 시프트 레지스터로: 134
4. 기타
결합된 IOB 수: 960개 중 495개 51
BUFG/BUFGCTRL 수: 32개 중 8개 25
BUFG로 사용된 수: 8
BUFGCTRL로 사용된 수: 0
FIFO16/RAMB16 수: 336개 중 19개 5
FIFO16으로 사용된 수: 0
RAMB16으로 사용된 수: 19
< p>DCM_ADV 수: 12개 중 2개 16BSCAN_VIRTEX4 수: 1개 중 1개 4 25
RPM 매크로 수:
12
5. 디자인의 총 등가 게이트 수: 1,681,068
이것은 168만 개의 게이트를 가진 디자인입니다.
IOB에 대한 추가 JTAG 게이트 수: 23,760
6. 해당 게이트 번호의 의미
(1) 해당 게이트 번호는 ASIC A에 대한 것입니다. 구현의 대략적인 추정. 이는 두 가지 의미를 담고 있습니다. 첫째, ASIC 구현에 대한 추정입니다. 즉, ASIC이 구현되면 168만 게이트 정도가 될 것이라는 의미입니다. 둘째, 대략적인 추정이므로 이에 상응한다는 점을 강조해야 합니다. 게이트 수는 참고용일 뿐이며, 최종 실제 ASIC 결과는 멀리 있을 수도 있습니다. 예를 들어 100만 게이트일 수도 있고, 300만 게이트일 수도 있고, 심지어 이해하기 어려운 숫자일 수도 있습니다.
(2) 등가 게이트 수의 단위는 2개의 입력 NAND와 NOR입니다. 이는 확인되지 않았지만 CMOS 공정에서는 NAND, NOR, NOT 및 XOR은 기본 도어 구조입니다.